下图是一个UFS设备会暴露出来的接口：
VCC: 内部NAND memory的供电，通常是2.5V。
VCCQ： 内部memory controller和可能是PHY接口，IO, 其它低压需求的供电，通常是1.2V。
VCCQ2：PHY interface，1.8V。
REF_CLK: 输入参考时钟，如果没有时钟信号，应该被拉低。
DIN/DOU：两对差分输入信号。
LSS: 输入链路启动序列模式。0: low speed link startup sequence (LS-LSS) /1: high speed link startup sequence (HS-LSS)
由host驱动，可以通过拉低拉高选择模式。
Ref_clk: 根据M-PHY的定义，参考时钟对于State Machine typeI是可选的。因为PWM信号是自时钟的，并不需要参考时钟来锁存数据。所以LS-MODE下，UFS不需要参考时钟。
之所以存在参考时钟，是为了低的BER（bit error rate）和更快的HS-MODE PLL。In order to avoid potential race conditions, it is recommended that such reference clock is already present when requesting a power mode change into Fast_Mode or FastAuto_Mode.内部数据采样会利用参考时钟倍频。
bRefClkFreq属性用于告诉UFS device，ref clk在LS-MODE下的频率，默认是52.0MHz。也就是说LS-mode也可以有ref clk。
bRefClkFreq attribute可以被重写，只有数据链路在LS-MODE下。其实HS-MODE下，UFS有能力检测ref clk频率。另外，ref clk在HS-MODE下频率不能改变。ref clk也有可能被关闭，当链路处于下面状态：• LS-MODE (SLEEP or PWM-BURST state)
• HIBERN8 state 两张rate series需要的ref clk 频率。rate A/B是device的特性，UFS协议并没有规定要如何获取UFS device是Rate A or B, 只能查手册。据说一般都是rate B。